FPGA 常见错误与解决办法 FPGA模型教程

本章汇总 FPGA 模型综合与编译环节的常见错误与解决办法。基础操作类的报错（编译按钮灰色、连接失败等）请查阅基础教程中的《常见错误与解决办法》章节。

本章小节

综合错误

综合(Synthesis)过程中的报错，例如资源占用超限（超过 100% 会导致比特流编译失败，运行时提示找不到 InSolver.bit）等。此类问题成因比较复杂，请联系官方技术支持协助排查。

原因综合结束后弹窗显示的 WNS（worst negative slack，最差建立时间裕度）若为负数，说明 FPGA 模型时序不满足，一般是计算链路太长导致的。

解决方法在计算链路的适当位置增加 unit delay（即增加锁存器）来满足时序要求；若调整后仍无法解决，请联系官方技术支持。